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    • 专利摘要:
    形成於同一擴散層而進行相對動作之電晶體，通常係相對於擴散層作對稱配置。本發明旨在提供一種半導體積體電路裝置，使用一種佈局，該佈局捨去此一固定觀念，以迴避一部分與半導體積體電路裝置設計相關之限制，而可減小尺寸並節約製造成本。依本發明，藉由將形成於同一擴散層而進行相對動作之2個電晶體特別以非對稱方式配置，可更減小半導體積體電路裝置之尺寸。
    公开号:TW201308347A
    申请号:TW101113044
    申请日:2012-04-12
    公开日:2013-02-16
    发明作者:Hiroyuki Takahashi；Seiya Yamano
    申请人:Renesas Electronics Corp；
    IPC主号:H01L29-00
    专利说明:
    半導體積體電路裝置
    本發明係關於一種半導體積體電路裝置，特別是關於具有形成於同一擴散層之複數電晶體之半導體積體電路裝置。
    半導體積體電路裝置中，電路面積之縮小直接關係到製造成本之節約。特別是係半導體記憶裝置等時，若可稍微縮小於相同佈局圖案重複使用之電路部面積，即可獲得大幅降低成本之效果。
    作為動態型半導體記憶裝置中重複使用之電路部，存在有感測放大器電路。動態型半導體記憶裝置中，記憶單元呈矩陣狀配置之記憶單元陣列連接多數感測放大器電路。圖1係顯示一般動態型半導體記憶裝置中1個感測放大器電路構成之電路圖。
    說明關於圖1感測放大器電路之構成要素。圖1感測放大器電路包含第1位元線BLT、第2位元線BLN、感測放大器SA、預充電/平衡元件Q、均等化信號輸入部EQ與半電源電壓輸入部HVC。預充電/平衡元件Q包含作為平衡元件之第1電晶體Q1、作為第1預充電元件之第2電晶體Q2與作為第2預充電元件之第3電晶體Q3。又，作為感測放大器SA，最為一般地可使用單純的正反器電路。
    說明關於圖1感測放大器電路中構成要素之連接關係。感測放大器SA中一方端部連接第1位元線BLT。感測放大器SA中另一方端部連接第2位元線BLN。第1電晶體Q1中源極或汲極一方連接第1位元線BLT。第1電晶體Q1中源極或汲極另一方連接第2位元線BLN。各第1~第3電晶體Q1~Q3中閘極共通連接均等化信號輸入部EQ。第2電晶體Q2中源極或汲極一方連接第1位元線BLT。第3電晶體Q3中源極或汲極一方連接第2位元線BLN。各第2及第3電晶體Q2及Q3中源極或汲極另一方連接電源電壓輸入部HVC。
    簡單說明關於圖1感測放大器電路之動作。首先，第1及第2位元線BLT及BLN之電位差依連接該位元線其中任一者，由字元線選擇之記憶單元之狀態決定。
    又，半電源電壓輸入部HVC將係一半電源電壓VCC之半電源電壓對第2及第3電晶體Q2及Q3之源極‧汲極連接部供給之。其結果，第2及第3電晶體Q2及Q3對第1及第2位元線BLT及BLN預充電半電源電壓。如此，第2及第3電晶體Q2及Q3作為2個預充電元件動作，故其閘極寬度一般以相同尺寸，且以對稱佈局設計。
    最終感測放大器SA因應來自外部之控制信號，對應第1及第2位元線BLT及BLN之電位與半電源電壓之差分將此等者之電壓分別增幅至互補電位。
    其次，均等化信號輸入部EQ將均等化信號對第1、第2及第3電晶體Q1、Q2及Q3之閘極供給之。其結果，各第1、第2及第3電晶體Q1、Q2及Q3中源極‧汲極間導通，第1及第2位元線BLT及BLN之電壓一致。在此，雖即使僅以第2及第3電晶體Q2及Q3即可獲得相同效果，但欲藉由加入第1電晶體，對第1及第2位元線BLT及BLN供給電位，使此等者之電壓一致時，可以此第1電晶體，更高速地實現BLT、BLN之等電位化。如此，第1電晶體Q1作為平衡元件動作，故一般設計其閘極寬度較第2或第3電晶體Q2或Q3之閘極寬度為長，俾電流一次即以更大規模流動。
    圖2A係顯示示意地實現圖1預充電/平衡元件Q之半導體積體電路部佈局之俯視圖。圖2B係顯示示意地實現圖1預充電/平衡元件Q之半導體積體電路部另一佈局之俯視圖。
    圖2A及圖2B半導體積體電路部分別與圖1預充電/平衡元件Q相同，具備第1~第3電晶體Q1~Q3。且圖2A及圖2B佈局中，第1位元線BLT、第2位元線BLN、均等化信號輸入部EQ與半電源電壓輸入部HVC分別作為可連接其配線之接觸件描繪。
    圖2A佈局中，在同一擴散層11上形成有第1、第2及第3電晶體Q1、Q2及Q3。第1、第2及第3電晶體Q1、Q2及Q3共有閘極，此閘極連接均等化信號輸入部EQ用接觸件。第1及第2電晶體Q1及Q2共有源極或汲極，此源極或汲極連接第1位元線BLT用接觸件。第1及第3電晶體Q1及Q3亦共有源極或汲極，此源極或汲極連接第2位元線BLN用接觸件。第2及第3電晶體Q2及Q3亦共有源極或汲極，此源極或汲極連接半電源電壓輸入部HVC用接觸件。又，配置第2及第3電晶體Q2及Q3，俾各閘極寬度方向在延長線上排成一列。且配置第1電晶體Q1，俾閘極寬度方向與第2或第3電晶體Q2或Q3之閘極寬度方向不同。
    圖2B之佈局將圖2A之佈局旋轉90度，且將均等化信號輸入部EQ用接觸件之位置變更為第1電晶體Q1中閘極突出部分之前。至今為止，一般使用圖2A或圖2B其中任一佈局。
    與上述相關連，專利文獻1(專利第3787500號公報)中揭示有與寫入/讀取電路相關之記載。此寫入/讀取電路評價DRAM記憶體中至少1個位元線(BL、BBL)。此寫入/讀取電路中至少包含評價用之2個電晶體對(T1/T2、T4/T5)，與2個電晶體(T3、T6)。在此，評價用之2個電晶體對(T1/T2、T4/T5)分別具有同一通道型之電晶體。2個電晶體(T3、T6)對電晶體對(T1/T2、T4/T5)施加電壓(VDD、GND)。電晶體對(T1/T2、T4/T5)中使用之電晶體係縱型MOS電晶體(T1、T2、T4、T5)。各電晶體對(T1/T2、T4/T5)之縱型MOS電晶體(T1、T2、T4、T5)，與為施加電壓(VDD、GND)而使用之電晶體(T3、T6)分別具有共通之源極/汲極區域(59、63)。
    且專利文獻2(特開2004-87074號公報)中揭示有與半導體積體電路裝置相關之記載。此半導體積體電路裝置包含感測放大器、第1預充電MOSFET、選擇開關MOSFET、第2預充電MOSFET與動態型記憶單元。在此，感測放大器包含對應動作時機信號增幅並保持一對輸入輸出節點信號之CMOS閂鎖電路。一對第1預充電MOSFET設於輸入輸出節點，於預充電期間呈導通狀態，分別對輸入輸出節點並對互補位元線對供給預充電壓。選擇開關MOSFET使輸入輸出節點與互補位元線對對應選擇信號連接。第2預充電MOSFET設於互補位元線對之間，使其短路。動態型記憶單元設於互補位元線對之一方，與和其交叉之字元線之間，由位址選擇MOSFET與記憶用電容器構成。此半導體積體電路裝置包含形成第2預充電MOSFET之閘極絕緣膜之膜厚相較於選擇MOSFET之閘極絕緣膜較薄之記憶體電路。
    且專利文獻3(特開2005-340367號公報)中揭示有與半導體積體電路裝置相關之記載。此半導體積體電路裝置包含感測放大器、一對預充電MOSFET、選擇開關MOSFET、第1均等化MOSFET與動態型記憶單元。在此，感測放大器包含對應動作時機信號增幅並保持一對輸入輸出節點信號之CMOS閂鎖電路。一對預充電MOSFET設於一對輸入輸出節點，於預充電期間呈導通狀態，分別對輸入輸出節點供給預充電壓。選擇開關MOSFET使一對輸入輸出節點與互補位元線對對應選擇信號連接。第1均等化MOSFET設於互補位元線對之間，於預充電期間使其短路。動態型記憶單元設於互補位元線對之一方，與和其交叉之字元線之間，由位址選擇MOSFET與記憶用電容器構成。選擇開關MOSFET及第1均等化MOSFET之閘極絕緣膜以第1膜厚之閘極絕緣膜形成。預充電MOSFET之閘極絕緣膜以較第1膜厚薄之第2膜厚之閘極絕緣膜形成。對預充電MOSFET供給對應電源電壓之預充電信號。第1均等化MOSFET及選擇開關MOSFET中包含供給對應在電源電壓以上之昇壓電壓之均等化信號及選擇信號而構成之記憶體電路。 [先前技術文獻] [專利文獻]
    [專利文獻1]
    日本專利第3787500號公報
    [專利文獻2]
    日本特開2004-87074號公報
    [專利文獻2]
    日本特開2005-340367號公報
    一般動態型半導體記憶裝置中，高密集化獲得進展，胞陣列被分割。又，因高速化，特別是在如內建DRAM(eDRAM)之製品中，於其經分割之每一陣列設有感測放大器，感測放大器之占有面積亦增大。在如此狀況下，業界期望壓縮位元線延伸方向之高度而形成感測放大器之佈局。
    圖3A係顯示圖2A所示之預充電/平衡元件Q沿縱方向配置時之尺寸之俯視圖。此時，預充電/平衡元件Q中長度方向之尺寸L3A可如以下求得。
    L3A=L1+WQ1+LQ2+L2
    在此，L1顯示閘極突出長度，WQ1顯示第1電晶體Q1之閘極寬度，LQ2顯示第2電晶體Q2之閘極長，L2顯示具有接觸件之最小源極‧汲極寬。又，第2電晶體Q2之閘極長LQ2等於第3電晶體Q3之閘極長LQ3。
    圖3B係顯示圖2B所示之預充電/平衡元件Q沿橫方向配置時之尺寸之俯視圖。此時，預充電/平衡元件Q中長度方向之尺寸L3B可如以下求得。
    L3B=(L1×2)+WQ2+WQ3
    在此，L1與上述相同顯示閘極突出長度，WQ2顯示第2電晶體Q2之閘極寬度，WQ3顯示第3電晶體Q3之閘極寬度。
    又，圖3A之情形下預充電/平衡元件Q寬度方向之尺寸等於圖3B之情形下預充電/平衡元件Q長度方向之尺寸L3B。同樣地，圖3B之情形下預充電/平衡元件Q寬度方向之尺寸等於圖3A之情形下預充電/平衡元件Q長度方向之尺寸L3A。
    因此，只要上述2個尺寸L3A及L3B雙方在上述2列記憶單元占有之寬度以內，一般會選擇預充電/平衡元件Q之形狀以較短者為長度方向。然而，實際上多半設計第1電晶體Q1之閘極寬度較第2或第3電晶體Q2或Q3之閘極寬度為長，且需充分確保各第1~第3電晶體Q1~Q3中自擴散層閘極之突出長度。因此，上述2個尺寸L3A及L3B之差異不大，業界期望預充電/平衡元件Q中長度方向尺寸更縮短。
    以下，使用於「用以實施發明之形態」使用之編號，說明用以解決課題之手段。此等編號係為使「申請專利範圍」之記載與「用以實施發明之形態」之對應關係明確而附加者。惟不可將此等編號用於解釋「申請專利範圍」所記載之發明之技術性範圍。
    依本發明之半導體積體電路裝置包含擴散層(11)、第1電晶體(Q2)與第2電晶體(Q3)。在此，擴散層(11)形成於半導體基板上。第1電晶體(Q2)形成於擴散層(11)。第2電晶體(Q3)形成於擴散層(11)。第1電晶體(Q2)中源極或汲極之一方連接第2電晶體(Q3)中源極或汲極之一方。第1電晶體(Q2)中之閘極連接第2電晶體(Q3)中之閘極。第1電晶體(Q2)中閘極之寬度方向，與第2電晶體(Q3)中閘極之寬度方向不同。
    依本發明之半導體積體電路裝置以至少3元件(Q1、Q2、Q3)均等化沿第1方向延伸之2條信號線(BLN、BLT)。依本發明之半導體積體電路裝置包含擴散層(11)與閘極。在此，擴散層(11)係該3元件(Q1、Q2、Q3)共通者。閘極形成於擴散層(11)上。閘極包含第1區域(對應Q1及Q2)與第2區域(對應Q3)。在此，第1區域(對應Q1及Q2)沿與第1方向交叉之方向穿越擴散層(11)而延伸。第2區域(對應Q3)自第1區域(對應Q1及Q2)沿第1方向僅朝擴散層(11)之1邊方向分支。於第1區域形成3元件中之2元件(Q1、Q2)，俾相互之閘極寬度不同。於第2區域(對應Q3)形成3元件中剩下的1元件(Q3)，俾其閘極寬度與2元件(Q1、Q2)中閘極寬度較短的1元件(Q2)大致相等。
    依本發明，藉由將一般配置在延長線上的2個電晶體特別沿不同方向配置，可更減小半導體積體電路裝置特別是沿一方向之尺寸。
    以下參照附圖，說明用來實施依本發明之半導體積體電路裝置之形態。 [第1實施形態]
    圖4係顯示依本發明第1實施形態半導體積體電路裝置佈局之俯視圖。圖4之半導體積體電路裝置對應上述說明之圖1電路圖所示之感測放大器電路中，預充電/平衡元件Q之部分。在此，再次重複說明關於先前圖1之電路圖。
    說明關於圖1感測放大器電路之構成要素。圖1感測放大器電路包含第1位元線BLT、第2位元線BLN、感測放大器SA、預充電/平衡元件Q、均等化信號輸入部EQ與半電源電壓輸入部HVC。預充電/平衡元件Q包含作為平衡元件之第1電晶體Q1、作為第1預充電元件之第2電晶體Q2與作為第2預充電元件之第3電晶體Q3。又，作為感測放大器SA，一般使用組合複數電晶體之閂鎖電路等。
    說明關於圖1感測放大器電路中構成要素之連接關係。感測放大器SA中一方端部連接第1位元線BLT。感測放大器SA中另一方端部連接第2位元線BLN。第1電晶體Q1中源極或汲極一方連接第1位元線BLT。第1電晶體Q1中源極或汲極另一方連接第2位元線BLN。各第1~第3電晶體Q1~Q3中閘極共通連接均等化信號輸入部EQ。第2電晶體Q2中源極或汲極一方連接第1位元線BLT。第3電晶體Q3中源極或汲極一方連接第2位元線BLN。各第2及第3電晶體Q2及Q3中源極或汲極另一方連接半電源電壓輸入部HVC。
    其次，說明關於圖4半導體積體電路裝置之構成要素。圖4半導體積體電路裝置包含第1位元線BLT、第2位元線BLN、預充電/平衡元件Q、均等化信號輸入部EQ、半電源電壓輸入部HVC與擴散層11。預充電/平衡元件Q包含作為平衡元件之第1電晶體Q1、作為第1預充電元件之第2電晶體Q2與作為第2預充電元件之第3電晶體Q3。又，圖4中，就第1位元線BLT、第2位元線BLN、均等化信號輸入部EQ與半電源電壓輸入部HVC，分別以實線顯示可連接其配線之接觸件。且關於第1位元線BLT及第2位元線BLN，以虛線顯示於上位層配線之配置例。
    說明關於圖4半導體積體電路裝置構成要素之位置關係及連接關係。圖4半導體積體電路裝置中，在同一擴散層11上形成有第1、第2及第3電晶體Q1、Q2及Q3。第1、第2及第3電晶體Q1、Q2及Q3共有閘極，此閘極連接均等化信號輸入部EQ用接觸件。第1及第2電晶體Q1及Q2共有源極或汲極，此源極或汲極連接第1位元線BLT用接觸件。第1及第3電晶體Q1及Q3亦共有源極或汲極，此源極或汲極連接第2位元線BLN用接觸件。第2及第3電晶體Q2及Q3亦共有源極或汲極，此源極或汲極連接半電源電壓輸入部HVC用接觸件。又，配置第1及第2電晶體Q1及Q2，俾各閘極沿一直線排成一列。且配置第3電晶體Q3，俾閘極寬度方向與第1或第2電晶體Q1或Q2之閘極寬度方向不同。
    又，第1及第2位元線BLT及BLN之配線可分別經由所準備之複數接觸件於自圖4佈局更上位層任意配置。然而，第1及第2位元線BLT及BLN之配線宜沿連接感測放大器電路與記憶單元陣列之方向，亦即圖4中縱方向配置。且連接均等化信號輸入部EQ之配線宜於上位層沿與第1及第2位元線BLT及BLN之配線不同之方向配置，沿與其正交之方向配置更佳。
    說明關於圖4半導體積體電路裝置之動作。依圖4之佈局，亦可實現圖1電路圖中一般的預充電/平衡元件Q，故當然可獲得相同功能。重複概略說明關於圖1感測放大器電路之動作。
    首先，第1及第2位元線BLT及BLN之電位差依連接該位元線其中任一者，由字元線選擇之記憶單元之狀態決定。
    其次，半電源電壓輸入部HVC將係一半電源電壓VCC之半電源電壓對第2及第3電晶體Q2及Q3之源極‧汲極連接部供給之。其結果，第2及第3電晶體Q2及Q3對第1及第2位元線BLT及BLN預充電半電源電壓。如此，第2及第3電晶體Q2及Q3作為2個預充電元件動作。
    其次，感測放大器SA因應來自外部之控制信號，增幅第1及第2位元線BLT及BLN之電壓與半電源電壓之差分至既定基準電壓。
    其次，均等化信號輸入部EQ將均等化信號對第1、第2及第3電晶體Q1、Q2及Q3之閘極供給之。其結果，各第1、第2及第3電晶體Q1、Q2及Q3中源極‧汲極間導通，第1及第2位元線BLT及BLN之電壓一致。在此，雖即使僅以第2及第3電晶體Q2及Q3亦可獲得相同效果，但藉由加入第1電晶體，可更快實現第1及第2位元線BLT及BLN之電壓一致之狀態。如此，第1電晶體Q1作為平衡元件動作。
    依本實施形態，圖4中縱方向之尺寸L4可如以下求得。
    L4=L1+WQ3+LQ1+L2
    在此，L1顯示閘極突出長度，WQ3顯示第3電晶體Q3之閘極寬度，LQ1顯示第1電晶體Q1之閘極長，L2顯示具有接觸件之最小源極‧汲極寬。又，第3電晶體Q3之閘極寬度WQ3等於第2電晶體Q2之閘極寬度WQ2，第1電晶體Q1之閘極長LQ1等於第2及第3電晶體Q2及Q3之閘極長LQ2及LQ3。亦即，依本實施形態，圖4中縱方向之尺寸L4相較於作為習知例經說明之圖3A或圖3B之情形，恰縮短閘極突出長度L1分。
    閘極突出長度L1係為適當地於擴散層11形成第1~第3電晶體Q1~Q3之閘極必要而不可缺乏，且相較於擴散層11之尺寸無法忽視之長度。且動態型半導體記憶裝置等中，包含圖4預充電/平衡元件Q之感測放大器電路沿圖4縱方向周期性地配置。因此，作為半導體積體電路裝置整體，依本實施形態圖4中縱方向尺寸之縮短可造成甚大之效果。
    又，一般動態型半導體記憶裝置等中，係對沿記憶單元陣列之一邊排成一列之所有複數感測放大器電路一併供給相同均等化信號。如此時，以圖4佈局為1個單位電路，沿圖4中橫方向將複數此等者排成一列之情形下，亦可沿橫方向連接單位電路。亦即，係左右鄰接之單位電路時，配置於左側單位電路右端之均等化信號輸入部EQ用接觸件亦可連接配置於右側單位電路左端之第2電晶體Q2之閘極突出部分。且以虛線圖示，圖4BLT、BLN分別往擴散層11之輸入配線始終僅係示意表現者，例如亦可以接觸件數個分寬闊之輸入配線構成。 [第2實施形態]
    圖5係顯示依本發明第1實施形態半導體積體電路裝置佈局之俯視圖。圖5半導體積體電路裝置係將上述以圖4說明，依本發明第1實施形態之2個預充電/平衡元件Q沿左右排成一列而組合者。在此，右側預充電/平衡元件具有與圖4時相同之佈局，左側預充電/平衡元件具有與圖4時左右反轉之佈局。以下說明中，左側預充電/平衡元件係第1預充電/平衡元件，右側預充電/平衡元件係第2預充電/平衡元件。
    說明關於第1及第2預充電/平衡元件之構成要素。第1預充電/平衡元件包含第1擴散層11、第1、第2及第3電晶體Q1、Q2及Q3、第1位元線BLT0用接觸件、第2位元線BLN0用接觸件、均等化信號輸入部EQ用接觸件與半電源電壓輸入部HVC用接觸件。第2預充電/平衡元件包含第2擴散層12、第4、第5及第6電晶體Q4、Q5及Q6、第3位元線BLT1用接觸件、第4位元線BLN1用接觸件、均等化信號輸入部EQ用接觸件與半電源電壓輸入部HVC用接觸件。
    說明關於圖5所示依本實施形態各第1及第2預充電/平衡元件中之各構成要素，與圖4所示依本發明第1實施形態預充電/平衡元件各構成要素之對應關係。圖5第1及第2擴散層11及12對應圖4之擴散層11。圖5第1及第4電晶體Q1及Q4對應圖4之第1電晶體Q1。圖5第2及第5電晶體Q2及Q5對應圖4之第2電晶體Q2。圖5第3及第6電晶體Q3及Q6對應圖4之第3電晶體Q3。圖5第1及第3位元線BLT0及BLT1用接觸件對應圖4之第1位元線BLT用接觸件。圖5第2及第4位元線BLN0及BLN1用接觸件對應圖4之第2位元線BLN用接觸件。圖5均等化信號輸入部EQ用接觸件對應圖4之均等化信號輸入部EQ用接觸件。圖5半電源電壓輸入部HVC用接觸件對應圖4之半電源電壓輸入部HVC用接觸件。
    且將更多預充電/平衡元件沿圖5中橫方向配置時，有時會將均等化信號輸入部EQ用接觸件之總數減至預充電/平衡元件之數分之一。此係如於本發明第1實施形態亦已說明者，沿記憶單元陣列之一邊排成一列之複數感測放大器中，共有相同均等化信號之情形。此時，可更縮小配置複數預充電/平衡元件方向之間距。或是，圖5中橫方向之間距因記憶單元陣列之情況被固定時，亦可更延長作為平衡元件動作之第1及第4電晶體Q1及Q4之閘極寬度，提升此等平衡元件之性能。
    又，關於各圖5第1及第2預充電/平衡元件中其他構成要素之配置關係及連接關係以及動作，與本發明第1實施形態相同，故省略更詳細之說明。 [第3實施形態]
    圖6係顯示依本發明第1實施形態半導體積體電路裝置佈局之俯視圖。本發明第1及第2實施形態中，雖已說明關於將複數擴散層沿橫方向排成一列之情形，但本實施形態中，說明關於將複數擴散層沿縱方向排成一列之情形。
    圖6半導體積體電路裝置除圖4中所說明依本發明第1實施形態之預充電/平衡元件外，尚包含第2擴散層13。第2擴散層13中形成有第7電晶體Q7、第1位元線BLT用接觸件BLT2與第2位元線BLN用接觸件BLN2。第1位元線BLT用接觸件BLT2連接第1位元線BLT。第2位元線BLN用接觸件BLN2連接第2位元線BLN。
    又，形成於第1及第2擴散層11及13之第1位元線BLT用接觸件經由第1位元線BLT用上位層配線連接。同樣地，形成於第1及第2擴散層11及13之第2位元線BLN用接觸件經由第2位元線BLN用上位層配線連接。亦即，第7電晶體Q7亦可作為例如圖1電路圖所示之感測放大器SA或其一部分動作。以下，作為對應圖1電路圖所示之感測放大器電路整體者說明圖6半導體積體電路裝置。
    第1及第2擴散層11及13沿圖6縱方向配置，以既定間隔分離。藉由將第3及第7電晶體Q3及Q7之閘極突出部如圖6般相互錯開配置，可將第1及第2擴散層11及13之間隔設計成較閘極突出長度L1的2倍短。
    如此，按照依本實施形態之半導體積體電路裝置之佈局，可更縮短圖6中縱方向之尺寸。
    關於依本實施形態之半導體積體電路裝置中其他構成要素之連接關係及位置關係以及動作，與本發明第1實施形態之情形相同，故省略更詳細說明。
    上述說明之各實施形態中之各特徵在技術上不矛盾之範圍內可任意組合。例如當然可將複數擴散層如於第1及第2實施形態所說明沿橫方向排成一列，且亦如於第3實施形態所說明沿縱方向排成一列佈局。且此時亦可將依第1~第3實施形態之單位電路一部分或其全部沿縱方向或橫方向反轉，亦可朝順時針方向或逆時針方向旋轉。
    以上，雖主要舉動態型半導體記憶裝置之感測放大器電路為例進行說明，但本發明亦可適用於所有半導體積體電路裝置，上述例不限定本發明。因此，例如第1電晶體Q1之閘極寬度未必要較第2及第3電晶體Q2及Q3之閘極寬度為長。且第2及第3電晶體Q2及Q3之閘極寬度未必要一致。
    BL、BBL‧‧‧位元線
    BLT、BLT0、BLT1、BLT2‧‧‧(第1)位元線(信號線)(配線及接觸件)
    BLN、BLN0、BLN1、BLN2‧‧‧(第2)位元線(信號線)(配線及接觸件)
    EQ‧‧‧均等化信號輸入部(用接觸件)
    HVC‧‧‧半電源電壓輸入部(用接觸件)
    L1‧‧‧閘極突出長度
    L2‧‧‧具有接觸件之最小源極‧汲極寬
    L3‧‧‧最小擴散層間隔
    L4‧‧‧感測放大器橫方向間距的2倍
    L3A、L3B‧‧‧尺寸
    LQ1‧‧‧第1電晶體Q1之閘極長
    LQ2‧‧‧第2電晶體Q2之閘極長
    LQ3‧‧‧第3電晶體Q3之閘極長
    LQ4‧‧‧第4電晶體Q4之閘極長
    LQ5‧‧‧第5電晶體Q5之閘極長
    Q‧‧‧預充電/平衡元件
    Q1‧‧‧(作為平衡元件之)第1電晶體(元件)
    Q2‧‧‧(作為預充電元件之)第2電晶體(元件)
    Q3‧‧‧(作為預充電元件之)第3電晶體(元件)
    Q4‧‧‧(作為平衡元件之)第4電晶體
    Q5‧‧‧(作為預充電元件之)第5電晶體
    Q6‧‧‧(作為預充電元件之)第6電晶體
    Q7‧‧‧(作為感測放大器之)第7電晶體
    T1~T6‧‧‧電晶體
    SA‧‧‧感測放大器
    T1/T2、T4/T5‧‧‧電晶體對
    VCC‧‧‧電源電壓
    VDD、GND‧‧‧電壓
    WQ1‧‧‧第1電晶體Q1之閘極寬度
    WQ2‧‧‧第2電晶體Q2之閘極寬度
    WQ3‧‧‧第3電晶體Q3之閘極寬度
    WQ6‧‧‧第6電晶體Q6之閘極寬度
    11‧‧‧(第1)擴散層
    12、13‧‧‧(第2)擴散層
    59、63‧‧‧源極/汲極區域
    圖1係顯示一般動態型半導體記憶裝置中1個感測放大器電路構成之電路圖。
    圖2A係顯示示意地實現圖1預充電/平衡元件之半導體積體電路部佈局之俯視圖。
    圖2B係顯示示意地實現圖1預充電/平衡元件之半導體積體電路部另一佈局之俯視圖。
    圖3A係顯示圖2A所示之預充電/平衡元件沿縱方向配置時之尺寸之俯視圖。
    圖3B係顯示圖2B所示之預充電/平衡元件沿橫方向配置時之尺寸之俯視圖。
    圖4係顯示依本發明第1實施形態半導體積體電路裝置佈局之俯視圖。
    圖5係顯示依本發明第2實施形態半導體積體電路裝置佈局之俯視圖。
    圖6係顯示依本發明第3實施形態半導體積體電路裝置佈局之俯視圖。
    BLT‧‧‧(第1)位元線(信號線)(配線及接觸件)
    BLN‧‧‧(第2)位元線(信號線)(配線及接觸件)
    EQ‧‧‧均等化信號輸入部(用接觸件)
    HVC‧‧‧半電源電壓輸入部(用接觸件)
    L1‧‧‧閘極突出長度
    L2‧‧‧具有接觸件之最小源極‧汲極寬
    LQ1‧‧‧第1電晶體Q1之閘極長
    LQ2‧‧‧第2電晶體Q2之閘極長
    Q1‧‧‧(作為平衡元件之)第1電晶體(元件)
    Q2‧‧‧(作為預充電元件之)第2電晶體(元件)
    Q3‧‧‧(作為預充電元件之)第3電晶體(元件)
    WQ3‧‧‧第3電晶體Q3之閘極寬度
    11‧‧‧(第1)擴散層
    权利要求:
    Claims (11)
    [1] 一種半導體積體電路裝置，包含：擴散層，形成於半導體基板上；第1電晶體，形成於該擴散層；及第2電晶體，形成於該擴散層；且該第1電晶體中之源極或汲極之一方係連接該第2電晶體中之源極或汲極之一方，該第1電晶體中之閘極連接該第2電晶體中之閘極，該第1電晶體中該閘極之寬度方向，與該第2電晶體中該閘極之寬度方向不同。
    [2] 如申請專利範圍第1項之半導體積體電路裝置，其中更包含形成於該擴散層之第3電晶體，該第3電晶體中之源極或汲極之一方係連接該第1電晶體中之該源極或該汲極之另一方，該第3電晶體中之該源極或該汲極之另一方係連接該第2電晶體中之該源極或該汲極之另一方，該第3電晶體中之閘極連接該第1電晶體中之該閘極及該第2電晶體中之該閘極，該第3電晶體中之該閘極及該第1電晶體中之該閘極，其寬度方向沿其延長線配置。
    [3] 如申請專利範圍第2項之半導體積體電路裝置，其中更包含：第1配線，連接該第1電晶體中之該源極或該汲極之該另一方及該第3電晶體中之該源極或該汲極之該一方；及第2配線，連接該第2電晶體中之該源極或該汲極之該另一方及該第3電晶體中之該源極或該汲極之該另一方；且該第1及該第2配線之方向，與該第3電晶體中該閘極之寬度方向不同。
    [4] 如申請專利範圍第3項之半導體積體電路裝置，其中更包含連接該第1電晶體中之該閘極、該第2電晶體中之該閘極及該第3電晶體之該閘極之第3配線，該第3配線之方向，與該第1及該第2配線之該方向不同。
    [5] 如申請專利範圍第2至4項中任一項之半導體積體電路裝置，其中更包含：第2擴散層，在該半導體基板上，鄰接於該擴散層即第1擴散層而形成；及第4、第5及第6電晶體，形成於該第2擴散層；且該第1及該第2擴散層沿該第1及該第3電晶體中的該閘極之寬度方向配置，該第1、第3、第4及第5電晶體沿其閘極的寬度方向其延長線上於延長線上，該第6電晶體與該第4或該第5電晶體其閘極寬度方向不同。
    [6] 如申請專利範圍第5項之半導體積體電路裝置，其中該第1及該第4電晶體共有自該第1擴散層或該第2擴散層閘極突出之部分。
    [7] 如申請專利範圍第1至6項中任一項之半導體積體電路裝置，其中更包含：另一擴散層，在該半導體基板上鄰接該擴散層而形成；及另一電晶體，形成於該另一擴散層；且該擴散層及該另一擴散層沿該第2電晶體中閘極突出部分之方向配置，該另一電晶體具有朝向由該另一擴散層往該擴散層的方向之閘極突出部分，該第2電晶體中之該閘極突出部分，與該另一電晶體中之該閘極突出部分沿該第1電晶體中該閘極之寬度方向相互錯開而配置。
    [8] 如申請專利範圍第1至7項中任一項之半導體積體電路裝置，其中該第1及該第2電晶體中之閘極寬度相等。
    [9] 如申請專利範圍第8項之半導體積體電路裝置，其中該第3電晶體中之閘極寬度較該第1及該第2電晶體中之閘極寬度為長。
    [10] 一種半導體記憶裝置，包含：如申請專利範圍第4至7項中任一項之半導體積體電路裝置；記憶單元陣列，具有在該半導體基板上呈矩陣狀配置之複數記憶單元，連接該第1及該第2配線；及第4配線，對該第1電晶體中之該源極或該汲極中之該一方與該第2電晶體中之該源極或該汲極中之該一方，施加既定電壓；且該第1及該第2電晶體中該閘極寬度相等，該第3電晶體中之該閘極寬度較該第1及該第2電晶體中之該閘極寬度為長，且更包含：第1預充電元件，具有該第1電晶體，經由該第1配線對該記憶單元陣列施加該既定電壓；第2預充電元件，具有該第2電晶體，經由該第2配線對該記憶單元陣列施加該既定電壓；及平衡元件，具有該第3電晶體，因應來自該第3配線之控制信號導通該第1及該第2配線。
    [11] 一種半導體積體電路裝置，係以至少3元件均等化沿第1方向延伸之2條信號線之電路，其特徵在於包含：該3元件共通之擴散層；及閘極，形成於該擴散層上；且該閘極包含：第1區域，沿與該第1方向交叉之方向穿越該擴散層而延伸；及第2區域，自該第1區域沿該第1方向僅朝該擴散層之1邊方向分支；且於該第1區域形成該3元件中之2元件，使其彼此之閘極寬度不同，於該第2區域形成該3元件中剩下的1元件，使其閘極寬度與該2元件中閘極寬度較短之1元件大致相等。
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